首先小编就几个关键技术再行给大家讲解一下。差分时钟技术差分时钟是DDR的一个最重要且适当的设计，但大家对CK#（CKN）的起到了解很少，很多人解读为第二个启动时时钟，只不过它的现实起到是起着启动时时钟校准的起到。由于数据是在CK的上下沿启动时，导致传输周期延长了一半，因此必需要确保传输周期的平稳以保证数据的准确传输，这就拒绝CK的上下沿间距要有准确的掌控。但因为温度、电阻性能的转变等原因，CK上下沿间距有可能发生变化，此时与其转换器的CK#（CKN）就起着缺失的起到（CK下降慢上升快，CK#则是下降快上升慢），如下图一所必。

图一差分时钟示意图数据挑选脉冲（DQS）就像时钟信号一样，DQS也是DDR中的最重要功能，它的功能主要用来在一个时钟周期内精确的区分出有每个传输周期，并便于接管方精确接收数据。每一颗8bitDRAM芯片都有一个DQS信号线，它是双向的，在载入时它用来传输由主控芯片发去的DQS信号，加载时，则由DRAM芯片分解DQS向主控发送到。

几乎可以说道，它就是数据的实时信号。在加载时，DQS与数据信号同时分解（也是在CK与CK#的交叉点）。

而DDR内存中的CL也就就是指CAS收到到DQS分解的间隔，数据确实经常出现在数据I/O总线上相对于DQS启动时的时间间隔被称作tAC。实质上，DQS分解时，芯片内部的预取早已完了，由于预取的原因，实际的数据爆出可能会提早于DQS再次发生（数据提早于DQS爆出）。由于是并行传输，DDR内存对tAC也有一定的拒绝，对于DDR266，tAC的容许范围是±0.75ns，对于DDR333，则是±0.7ns，其中CL里包括了一段DQS的导入期。

DQS在加载时与数据实时传输，那么接管时也是以DQS的上下沿不尽相同吗？不，如果以DQS的上下沿区分数据周期的危险性相当大。由于芯片有预取的操作者，所以输入时的实时很难掌控，不能容许在一定的时间范围内，数据在各I/O端口的经常出现时间有可能有快有慢，不会与DQS有一定的间隔，这也就是为什么要有一个tAC规定的原因。而在接管方，一切必需确保实时接管，无法有tAC之类的偏差。

这样在载入时，DRAM芯片仍然自己分解DQS，而以发送到方传到的DQS为基准，并适当延后一定的时间，在DQS的中部为数据周期的挑选拆分点（在加载时拆分点就是上下沿），从这里分分隔两个传输周期。这样做到的益处是，由于各数据信号都会有一个逻辑电平维持周期，即使发送到时不实时，在DQS上下沿时都正处于维持周期中，此时数据接管启动时的准确性毫无疑问是最低的，如下图二右图。图二数据时序数据掩码技术（DQM）不是DDR所特有的，但对于DDR来说也是较为最重要的技术，所以悉数讲解下。为了屏蔽不必须的数据，人们使用了数据掩码（DataI/OMask，全称DQM）技术。

通过DQM，内存可以掌控I/O端口中止哪些输入或输出的数据。这里必须特别强调的是，在加载时，被屏蔽的数据依然不会从存储体爆出，只是在“掩码逻辑单元”处被屏蔽。DQM由主控芯片掌控，为了准确屏蔽一个P-Bank位宽中的每个字节，每个64bit位宽的数据中有8个DQM信号线，每个信号针对一个字节。

这样，对于4bit位宽芯片，两个芯片共用一个DQM信号线，对于8bit位宽芯片，一个芯片闲置一个DQM信号，而对于16bit位宽芯片，则必须两个DQM插槽。SDRAM官方规定，在加载时DQM收到两个时钟周期后生效，而在载入时，DQM与载入命令一样是立刻生效，如下图三和四分别表明加载和载入时脑溢血周期的第二笔数据被中止。图三加载时数据掩码操作者图四载入时数据掩码操作者所以DQM信号的起到就是对于脑溢血载入，如果其中有想现金的数据，就可以运用DQM信号展开屏蔽。

DQM信号和数据信号同时收到，接管方在DQS的下降与上升沿来辨别DQM的状态，如果DQM为高电平，那么之前从DQS中部挑选的数据就被屏蔽了。有人可能会实在，DQM是输出信号，意味著DRAM芯片无法收到DQM信号给主控芯片作为屏蔽读取数据的参照。

只不过，该读书哪个数据也是由主控芯片要求的，所以DRAM芯片也需要参予主控芯片的工作，哪个数据是简单的就留下主控芯片自己去自由选择。好了，前面讲解了DQS的功能，那么我们在测试时根据DQS和DQ的波形是如何区分数据的读写操作的？。

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